【百年教育职业培训中心】电子线路设计、测试与实验（二）-章节资料考试资料-华中科技大学[ (2)

绪论课单元测验

1、【单选题】5.1K±5%欧姆的五环电阻的色环序列为

A、 黄紫黑橙棕

B、 绿棕黑棕金

C、 棕黑棕棕金

D、绿棕黑棕棕

E、棕黑黑棕金

F、黄紫黑橙金

2、【单选题】某个电阻的色环序列为棕黑红棕，其电阻值为？

A、 22 ± 5％欧姆

B、 1K±5%欧姆

C、1K±1%欧姆

D、 100±1%欧姆

E、2K±1%欧姆

F、200±5%欧姆

3、【单选题】示数为102的3296型多圈电位器的标称阻值为

A、1KΩ

B、100Ω

C、10Ω

D、102Ω

E、10.2Ω

F、1.02Ω

4、【单选题】示数为103的瓷片电容的电容值为？

A、1μf

B、0.1μf

C、0.01μf

D、103μf

E、103pf

F、103nf

5、【单选题】示数为68的瓷片电容的电容值为？

A、 6000μf

B、60μf

C、0.6μf

D、 68μf

E、68pf

F、68nf

6、【单选题】视频中的3位半手持式万用表有四位显示，左边首位上若有数显示则必是

A、0

B、1

C、2

D、5

E、8

F、9

7、【单选题】视频中的3位半手持式万用表测量一可调电阻当前阻值，档位开关在欧姆区的2k档，显示为 .392，说明当前阻值是

A、 0.392欧姆

B、392欧姆

C、 3.92千欧姆

D、392千欧姆

E、0.392*2欧姆即0.784欧姆

F、0.392*2千欧姆即0.784千欧姆

8、【单选题】视频中的直流稳压电源，无外连接，单设备能输出的最高直流电压为

A、5V

B、10V

C、12V

D、24V

E、30V

F、60V

9、【单选题】 一块通用面包板，公共条是三•四•三分段连通型，那么这块板上最多有（ ）个插孔在内部是连通在一起的？

A、3

B、4

C、10

D、15

E、20

F、50

10、【单选题】对于视频中的信号发生器，要把三角波输出调成近似锯齿波，需要调节（ ）旋钮

A、频率微调

B、幅度调节

C、衰减选择

D、波形选择

E、直流电平

F、占空比

11、【单选题】一个频率2KHz，最大值0V，最小值-4V的三角波，其直流分量为

A、-4V

B、-2V

C、-1V

D、0V

E、+1V

F、+2V

12、【单选题】当信号从视频中的信号发生器的同步输出口正常输出，且设备上的TTL灯亮，则其波形峰峰值约为

A、15V

B、10V

C、5V

D、3V

E、1V

F、10mV

13、【单选题】 示波器操作时，应适当调整（ ）让通道信号的波形显示横向扩展或压缩，保证屏幕上至少显示两个完整周期。

A、水平时基

B、水平位移

C、垂直位移

D、垂直档位

E、触发电平

F、触发信源

14、【单选题】对于通常使用的普通无衰减探头，示波器通道 探头比设置必须保证为

A、100X

B、10X

C、5X

D、2X

E、1X

F、0X

15、【单选题】示波器稳定实时显示被测周期信号波形，基本前提是指定的（ ）信号与被测信号同源

A、触发信源

B、探头校准

C、存储波形

D、判决电平

E、噪声

F、脉冲

16、【多选题】本课程中，如（ ）这些参数是用万用表来测的。

A、直流电压

B、直流电流

C、交流电压

D、交流电流

E、电阻阻值

F、二极管压降

17、【多选题】视频中的稳压电源在实验中，主从独立模式下打开Power键后，不管如何调整主路的电压旋钮，主路输出电压始终为0，可能原因是

A、OUTPUT开关没打开

B、从路电压旋钮调到了0

C、主路电流旋钮调到了0

D、从路电流旋钮调到了0

E、主路连接的外部电路有短路

F、 电源内部有其他故障

18、【多选题】属于示波器边沿触发设定项目的是

A、通道耦合

B、探头比

C、触发信源

D、触发电平

E、触发边沿

F、水平时基

19、【多选题】下面说法正确的是（ 　）

A、本课程中常说的“地”是指各部分连在一起形成的统一的0电位参考平面

B、实验室用稳压电源主路状态指示灯变红色说明当前处于正常稳压输出状态

C、改变稳压电源工作模式之前，应将实验电路和稳压电源输出端对应连线接好

D、面包板上电路走线应尽量贴板，横平竖直，直角绕开大器件

E、将信号发生器的输出线夹到面包板上电路时，应直接夹到对应元器件引脚上

F、示波器屏幕显示一般是用YT模式坐标系，而切换成XY模式后，横轴坐标是时间

20、【判断题】数字万用表显示屏上出现H符号，并一直显示刚才的某个测量结果，无法正确显示新的测量情况，可以按一次Power键还原为正常使用状态。

A、正确

B、错误

21、【判断题】面包板插板用信号连接线金属裸露的剥头长应为6~8mm。

A、正确

B、错误

22、【判断题】视频中的信号发生器最大衰减选择档标值是60 Hz。

A、正确

B、错误

23、【判断题】视频中的信号发生器若要输出正弦波，信号线必须接到函数输出口。

A、正确

B、错误

24、【判断题】示波器通道耦合为直流耦合时，屏幕只显示信号中的直流分量。

A、正确

B、错误

25、【判断题】如果示波器内外自检都正常，那么观测信号时就不必关心触发信源设置了

A、正确

B、错误

26、【判断题】本课程中，使用Tek示波器，其ACQUIRE获取设定应尽量保持“平均值”模式。

A、正确

B、错误

27、【判断题】Rigol示波器中要将波形显示切换成XY模式，是在水平控制菜单中的“时基”项。

A、正确

B、错误

28、【判断题】使用电阻只要用对电阻值就可以了。

A、正确

B、错误

29、【判断题】 电解电容使用时不仅要注意其电容值，还需要注意其极性与耐压值。

A、正确

B、错误

30、【判断题】数字芯片不用的管脚就无需连接了。

A、正确

B、错误

逻辑门测试题

1、【单选题】以下电路中常用于总线应用的有

A、TSL门（三态门）

B、OC门

C、CMOS传输门

D、CMOS与非门

E、普通TTL与非门

F、普通TTL或非门

2、【单选题】下面几种逻辑门中，可以用作双向开关的是

A、或非门

B、与非门

C、异或门

D、CMOS传输门

E、TSL门（三态门）

F、OC门

3、【单选题】在下图所示电路中，逻辑门GM输出的高、低电平符合VOH ≥ 3.2V，VOL ≤ 0.25V。所有的反相器均为74LS系列TTL电路，输入电流IIL ≤ - 0.4mA，IIH ≤ 20μA。VOL ≤ 0.25V 时的输出电流的最大值为 IOL（max） = 8mA，VOH ≥ 3.2V 时的输出电流的最大值为 IOH（max） = -0.4mA，GM的输出电阻可忽略不计。计算GM可驱动的反相器的个数为<img src="http://edu-image.nosdn.127.net/0D73ACE68479A22A06E0126E45FB676E.png?imageView&thumbnail=520x520&quality=100" />

A、5

B、7

C、10

D、12

E、15

F、20

4、【单选题】在下图所示由74系列或非门组成的电路中，逻辑门GM输出的高、低电平符合VOH ≥ 3.2V，VOL ≤ 0.4V。或非门每个输入端的输入电流IIL ≤ - 1.6mA，IIH ≤ 40μA。VOL ≤ 0.4V时的输出电流的最大值IOL（max） = 16mA，VOH ≥ 3.2V时的输出电流的最大值为IOH（max） = -0.4mA。GM的输出电阻可忽略不计。计算GM可驱动的或非门的个数为<img src="http://edu-image.nosdn.127.net/CD100CD70EAAA58A55921ADA8045C65B.png?imageView

A、2

B、3

C、4

D、5

E、6

F、7

5、【单选题】74LS系列逻辑门电路的允许电源电压范围是

A、3.3V±0.3V

B、5V±0.25V

C、10V±1V

D、12V±1.2V

E、15V±1.5V

F、30V±3V

6、【单选题】4000系列CMOS器件的电源电压范围为

A、3V±0.3V

B、5V±0.25V

C、3V~15V

D、3V~30V

E、1V~10V

F、3V~5V

7、【多选题】下列各种门电路中哪些不可以将输出端并联使用（输入端的状态不一定相同）

A、具有推拉式输出级的TTL电路

B、TTL电路的OC门

C、TTL电路的三态输出门

D、普通的CMOS门

E、漏极开路输出的CMOS门

F、CMOS电路的三态输出门

8、【多选题】三态门输出高阻状态时，下列说法正确的是（）

A、用电压表测量指针不动

B、相当于悬空

C、电压不高不低

D、测量电阻指针不动

E、对下级电路无任何影响

9、【多选题】对于TTL与非门闲置输入端的处理，可以（）

A、接电源

B、通过电阻3kΩ接电源

C、接地

D、与有用输入端并联

E、悬空

F、通过电阻5.1kΩ接地

10、【多选题】CMOS数字集成电路与TTL数字集成电路相比的优点是（）

A、低静态功耗

B、高速度

C、高抗干扰能力

D、电源电压范围宽

E、扇出能力强

F、功耗与工作频率无关

11、【判断题】当TTL与非门的输入端悬空时相当于输入为逻辑1。

A、正确

B、错误

12、【判断题】普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。

A、正确

B、错误

13、【判断题】三态门的三种状态分别为：高电平、低电平、不高不低的电压。

A、正确

B、错误

14、【判断题】TTL OC门（集电极开路门）的输出端可以直接相连，实现线与。

A、正确

B、错误

15、【判断题】CMOS 电路和 TTL 电路在使用时，不用的输入管脚可悬空。

A、正确

B、错误

16、【判断题】CMOS 电路比 TTL 电路功耗大。

A、正确

B、错误

17、【判断题】在 TTL 电路中通常规定逻辑1电平额定值为 5V 。

A、正确

B、错误

MOOC-VerilogHDL-单元测验

1、【单选题】讲解中提到的VHDL和Verilog 这两中HDL语言先后与1987年和1995年成为（）标准

A、EI

B、SCI

C、IEEE

D、IE

E、NI

F、802.11

2、【单选题】verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是

A、/*...*/

B、{...}

C、if...else

D、module...endmodule

E、begin...end

F、&lt;/.../&gt;

3、【单选题】verilog中经常使用（）来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度

A、parameter

B、define

C、include

D、always

E、begin

F、module

4、【单选题】Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号分别是

A、z和x

B、z和Z

C、x和X

D、x和z

E、x和y

F、y和Y

5、【单选题】verilogHDL中对于变量的定义一般有wire和reg两种，若a为wire型，b为reg型，其余信号不确定，所有信号位宽都是一位的，下面的描述错误的是

A、assign a=b

B、assign b=a

C、assign a=b &amp; c

D、assign a=b ^ c ^ d

E、b &lt;= a

F、b &lt;= a &amp; c

6、【单选题】对于通过verilogHDL描述电路时有时会使用到case语句，对于case语句，如果在其中一个分支下面需要描述的语句多于一条，正确的处理方式是

A、使用小括号（）进行区域限定操作

B、使用中括号[ ]进行区域限定操作

C、可以不用理会，正常的描述

D、使用begin...end方式进行区域限定操作

E、使用大括号{}进行区域限定操作

F、使用符号对/**/进行区域限定操作

7、【单选题】在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel b）|（~sel a），这条语句对应的是课程讲解中的

A、行为描述方式

B、数据流描述方式

C、过程描述方式

D、结构描述方式

E、层级描述方式

F、寻迹描述方式

8、【单选题】非阻塞赋值使用符号（）来表示

A、-

B、=

C、&lt;

D、&lt;=

E、&gt;

F、&gt;=

9、【单选题】有如下一个描述电路的verilogHDL程序段always @ (a or b or c or d or tmp1 or tmp2) begin tmp1 = a b; tmp2 = c | d; y = tmp1 | tmp2; end初始值a=0， b=1， c=0， d=0， tmp1=0， tmp2=0， y=0 如果这个时候发生变化a=1， 请推算变化稳定后的 tmp 和 tmp2， y 的值是

A、0,0,0

B、1,0,0

C、1,0,1

D、1,1,0

E、1,1,1

F、0,1,0

10、【单选题】现在定义了一个1位的加法器addbit（ci，a， b， co， sum），模块的结果用表达式表示为{co， sub}=a+b+ci，其中a, b为两个加数，ci为来自低位的进位， sum为和， co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：output [3:0] result; //4位输出结果 output carry; //进位输出 input [3:0] r1, r2; //两个4位加数 input ci; //来自低位的进位信号 wire [3:0] r1, r2, result; //线型类型定义 wire ci, carry, c1, c2, c3; //线型类型定义和中间变量下面通过层次调用的方式进行逻辑实现中的表达式正确的是

A、addbit (r1, r2, ci, result, c1)

B、addbit (r1[0], r2[0], ci, result[0], c1)

C、addbit U0 (ci, r1[0], r2[0], result[0], c1)

D、addbit U0 (ci, r1[0], r2[0], cl, result[0])

E、addbit U0(r1[0], r2[0], ci, result[0], cl)

F、addbit, U0 (r1[0], r2[0], cl, result[0], ci)

11、【多选题】verilog 语法中，间隔符号主要包括

A、空格符

B、注释符

C、TAB键

D、换行符

E、下划线

F、换页符

12、【多选题】在verilogHDL的数字表达方式用，和十进制数127表示的数字相同的表达方式有

A、8'd127

B、8'b1111111

C、8'h7f

D、8'b11_11_11_11

E、8'd1111111

F、8'h1111111

13、【多选题】通过verilogHDL描述电路的方式有

A、行为描述方式

B、数据流描述方式

C、自上而下描述方式

D、分步描述方式

E、结构描述方式

F、嵌套描述方式

14、【多选题】verilogHDL中已经预先定义了的门级原型的符号有

A、nand

B、not

C、nxor

D、nor

E、xor

F、or

15、【多选题】在课程内容中，讲解过的正确的层次调用方法有

A、输入输出方向对应调用方式

B、位置对应调用方式

C、位宽对应调用方式

D、端口名对应调用方式

E、字符名对应调用方式

F、变量名对应调用方式

16、【判断题】VHDL语言相对verilog语言更早成为国际标准

A、正确

B、错误

17、【判断题】HDL在执行方式上总体是以并行的方式工作的

A、正确

B、错误

18、【判断题】VerilogHDL语法中的关键词是区分大小写的

A、正确

B、错误

19、【判断题】assign语句只能描述组合逻辑

A、正确

B、错误

20、【判断题】always模块只能描述时序逻辑

A、正确

B、错误

21、【判断题】and是Verilog语法中预先定义了的门级原型

A、正确

B、错误

22、【判断题】Verilog语法中通过拼接运算符{ }来将两个小位宽的数据组合成大位宽的数据

A、正确

B、错误

23、【判断题】通过层次调用的方式来实现较为复杂的电路逻辑时，可采用端口对应的方式来完成层次调用，如果底层模块里头有顶层模块里头不需要的输出信号时，可以在引用的端口名表项的地方不关联顶层的变量

A、正确

B、错误

24、【判断题】时序逻辑只能使用非阻塞逻辑

A、正确

B、错误

25、【判断题】使用高级语句case描述电路时，default语句必须进行描述

A、正确

B、错误

Project Navigator简介随堂测验

1、【单选题】采用Verilog硬件描述语言进行设计输入时，应该选择的文件类型为

A、Verilog Module

B、Verilog Test Fixture

C、VHDL Module

D、VHDL Package

FPGA应用开发基础单元测验

1、【单选题】已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）

A、10

B、20

C、25

D、30

E、27

F、15

2、【单选题】 数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次？

A、1

B、2

C、3

D、4

E、5

F、6

3、【单选题】 数字频率计设计示例中的测频计数模块共有多少个状态（）

A、1

B、2

C、3

D、4

E、5

F、6

4、【单选题】6位7段数码管动态显示模块如图1，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少（）<img src="http://edu-image.nosdn.127.net/25ABF05E0F7DF8D3B6DA65E9A76EF281.png?imageView&thumbnail=520x520&quality=100" />

A、1Hz

B、10Hz

C、100Hz

D、1kHz

E、100kHz

F、1MHz

5、【单选题】已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1'b0; #(PERIOD/2) CLK = 1'b1; #(PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是（）

A、10ns

B、10ps

C、10us

D、1ns

E、1ps

F、1us

6、【多选题】在ISE FPGA开发流程中进行实现（Implement）之前应该完成以下哪些步骤

A、设计输入

B、功能仿真

C、添加约束

D、逻辑综合

E、生成可编辑文件

F、下载编程

7、【多选题】可以通过新增以下哪些类型文件添加ChipScope调试IP核（）

A、Verilog Module

B、Verilog Test Fixture

C、IP

D、ChipScope Defintion and Connection Files

E、VHDL Package

F、VHDL Library

8、【判断题】Verilog 语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制。

A、正确

B、错误

9、【判断题】Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

A、正确

B、错误

10、【判断题】Verilog 语言中对同一子模块实例化时模块端口可以位置关联和名称关联两种不同的方法混用

A、正确

B、错误

11、【判断题】为减小频率计的测频误差，测频计数时间越短越好

A、正确

B、错误

组合逻辑电路单元测验

1、【单选题】下面哪个逻辑关系运算是复合逻辑运算

A、与非运算

B、与运算

C、非运算

D、或运算

E、加运算

F、模2运算

2、【单选题】下面哪种说法是正确的

A、在设计电路时，要尽可能的使用同一类型芯片，并且使用芯片的个数也要尽可能少

B、组合逻辑电路的设计不需要逻辑抽象

C、在画卡诺图时，无关项只能当“0”处理

D、在电路设计中，采用与门比与非门更有优势

E、在电路化简时，只能使用卡诺图法

3、【多选题】下面哪些逻辑关系运算是最基本的逻辑运算

A、与运算

B、或运算

C、非运算

D、与非运算

E、或非运算

F、异或运算

G、同或运算

4、【多选题】下面哪些工具可以用于描述组合逻辑电路的逻辑功能

A、真值表

B、逻辑函数表达式

C、逻辑电路图

D、波形图

E、卡诺图

F、HDL

5、【多选题】下面哪种说法是正确的

A、组合逻辑电路的输出只取决于当前时刻的输入

B、组合逻辑电路不能使用记忆电路器件

C、组合逻辑电路可以使用记忆电路器件

D、组合逻辑电路的输出不仅取决于当前时刻的输入，而且与之前时刻的输入也有关

E、组合逻辑电路一定比时序逻辑电路简单

6、【多选题】在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？

A、条件语句：if…；else…；

B、条件语句：if…；else if…；else if…；else…；

C、多路分支语句： case（…）…；…；…；default：…;endcase

D、循环语句结构: for(…; …; …) statement;

E、条件语句：if…；

7、【多选题】组合逻辑电路消除竞争冒险的方法是

A、修改逻辑设计

B、在输出端接入滤波电容

C、后级加缓冲电路

D、屏蔽输入信号的缓冲干扰

E、提高电源电压

F、做好电路共地连接

8、【判断题】在利用卡诺图法进行化简时，对于无关项的处理，根据需要可以当“0”处理，也可当“1”处理

A、正确

B、错误

9、【判断题】组合逻辑电路设计中可以使用触发器

A、正确

B、错误

10、【判断题】在利用卡诺图法进行化简时，必须使用最小项

A、正确

B、错误

11、【判断题】在对输出逻辑表达式进行化简时，最简与或式一定是最简标准

A、正确

B、错误

利用MSI搭建复杂数字电路单元测验题

1、【单选题】一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为

A、01001

B、00111

C、00101

D、01000

E、10101

F、10001

2、【单选题】74LS161构成分频电路如图所示，分频比为<img src="http://edu-image.nosdn.127.net/3A0342F9DB762BE3249ED34F3162C6E8.png?imageView&thumbnail=520x520&quality=100" />

A、1：63

B、1 : 32

C、1 : 56

D、1 : 60

3、【单选题】分析如图 所示的计数器电路，说明这是几进制的计数器<img src="http://edu-image.nosdn.127.net/1D3B80A44C46DC0CAE2D145B60DCFC88.png?imageView&thumbnail=520x520&quality=100" />

A、10

B、5

C、6

D、8

E、12

F、16

4、【单选题】图示电路是可变进制计数器。试分析当控制变量A为0和1时，电路分别为 进制计数器。<img src="http://edu-image.nosdn.127.net/207C4731DF98A2C8695788E8D18B62AF.png?imageView&thumbnail=520x520&quality=100" />

A、10、12

B、9、 11

C、9、 12

D、10、 11

E、8、 10

F、8、 12

5、【单选题】已知电路的当前状态Q3Q2Q1Q0为“1100”，74LS191具有异步置数的逻辑功能，请问在时钟作用下，电路的下一状态（Q3Q2Q1Q0）为<img src="http://edu-image.nosdn.127.net/63544A773515A06D8CAF458385C35C01.png?imageView&thumbnail=520x520&quality=100" />

A、“0000”

B、“1100”

C、“1011”

D、“1101”

E、“0001”

F、“1000”

6、【单选题】同步可预置数的可加/减4位二进制计数器74LS191芯片组成下图所示电路。各电路的计数长度M为多少？<img src="https://nos.netease.com/edu-image/e913139a-1bd5-4f73-8d8e-369f604cc495.PNG" />

A、31

B、30

C、3

D、13

E、23

F、33

7、【判断题】计数器是数字电路中的基本逻辑部件，其功能是记录脉冲的个数

A、正确

B、错误

8、【判断题】n进制计数器的每一种状态都被编码为对应的n位二进制整数

A、正确

B、错误

9、【判断题】计数器属于组合逻辑电路

A、正确

B、错误

10、【判断题】同步时序逻辑电路中所有触发器的时钟端应相连

A、正确

B、错误

利用FPGA设计实现小型数字系统单元测验

1、【单选题】数字频率计中的BCD计数器模块的三个工作状态：清零、计数、和锁存状态中的锁存状态主要起什么作用

A、保持计数器的计数输出不变，以便显示模块载入显示

B、等待输入待测信号稳定之后，再进行测量

C、显示模块仅在此状态下显示频率测量结果

D、减少测量误差

E、提供显示译码控制信号

F、以便计数器数据的稳定输出

2、【单选题】数字频率计采用4个数字的BCD码计数器，若采样时间0.01s, 那么它能够测量的最大频率是多少

A、999.9KHz

B、9999Hz

C、99.99KHz

D、9999KHz

E、99.99MHz

F、999.9MHz

3、【单选题】在对数字钟计时、校时模块进行仿真时，设秒信号的周期为10ns，若要观察24时制计数是否正确，那么在复位信号无效，计时使能信号有效的情况下，仿真需运行多长时间

A、864us

B、24小时

C、12小时

D、1小时

E、864ms

F、864s

4、【单选题】已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位

A、27

B、10

C、20

D、25

E、30

F、15

5、【单选题】数字钟的设计实验示例中，采用了分层次、分模块的设计方法，请问示例实现中共分为几层次

A、5

B、1

C、2

D、3

E、4

F、6

6、【单选题】数字频率计设计示例中的测频计数模块共有多少个状态

A、3

B、1

C、2

D、4

E、5

F、6

7、【单选题】6位7段数码管动态显示控制模块如图1，要求人眼看到所有数码管同时显示各个数码管各自对应的数字，数码管位选信号的扫描时钟频率约为多少<img src="http://edu-image.nosdn.127.net/0FE87552B4B718A17BA390E1C457461F.png?imageView&thumbnail=520x520&quality=100" />

A、1KHz

B、1Hz

C、10Hz

D、100Hz

E、100KHz

F、1MHz

8、【多选题】10进制计数器模块在数字钟系统中可作为以下哪些模块的子模块

A、60秒计数器

B、60分计数器

C、24进制计数器

D、定时模块

E、校时、计时模块

F、显示模块

9、【多选题】采用ChipScope ILA IP核观测计时、校时模块的分钟计数规律，触发时钟信号选择频率为1Hz的秒信号，若需通过ChipScope Analyzer的窗口采集一次数据，完整地观测到分钟的计数规律，那么数据采集深度应该选择

A、4096

B、8192

C、64

D、128

E、1024

F、2048

10、【判断题】Verilog 语言中子模块引用时只能以实例的方式嵌套在其他模块内，嵌套的层次没有限制

A、正确

B、错误

11、【判断题】Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块

A、正确

B、错误

12、【判断题】Verilog 语言中对同一子模块实例化时模块端口可以既采用位置关联，也采用名称关联两种不同的方法混用

A、正确

B、错误

13、【判断题】为减小频率计的测频误差，测频计数时间越短越好

A、正确

B、错误

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